四则运算小计算器设计过程实录 VERILOG FPGA数字系统设计入门学习日记
- 作者赵然编著；夏宇闻审定
- 出版社北京：北京航空航天大学出版社
- 标注页数174 页
- 文件页数182 页
- 文件大小36.17 MB
- 出版时间2016
- ISBN7512419589
内容简介
本书以一位电子设计初学者的视角，全面阐述完成FPGA工程设计项目必须掌握的所有知识点，针对每个功能模块，深入讲解每个语法细节和解决实际问题的具体方法，对于想学习Verilog数字设计，有志进入FPGA和集成电路设计行业的年轻人定会有很大的帮助。本书的核心是设计一个简易的按键式计算器，输入输出最大为6位十进制，能够实现整数的加，减，乘，除四种运算，其中除法运算舍去余数。输入数和结果均用6位数码管以十进制形式显示出来。
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